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什么是PCB中的板級去耦呢？

板級去耦其實就是電源平面和地平面之間形成的等效電容，這些等效電容起到了去耦的作用。主要在多層板中會用到這種設計方法，因為多層板可以構造出電源層和地層，而一層板與兩層板沒有電源層和地層，所以設計不了板級去耦。

多層板設計板級去耦時，為了達到好的板級去耦效果，一般在做疊層設計時把電源層和地層設計成相鄰的層。相鄰的層降低了電源?地平面的分布阻抗。從平板電容的角度來分析，由電容計算公式C=εs/4πkd可以，兩平板之間的距離d越小，電容值越大，相當于加了一個大的電解電容，相鄰的層兩平面的d是比較小的，所以電源層和地層設計成相鄰的層，可以達到比較好的去耦效果。

背鉆制作工藝流程？

a、提供PCB，PCB上設有定位孔，利用所述定位孔對PCB進行一鉆定位并進行一鉆鉆孔；

b、對一鉆鉆孔后的PCB進行電鍍，電鍍前對所述定位孔進行干膜封孔處理；

c、在電鍍后的PCB上制作外層圖形；

d、在形成外層圖形后的PCB上進行圖形電鍍，在圖形電鍍前對所述定位孔進行干膜封孔處理；

e、利用一鉆所使用的定位孔進行背鉆定位，采用鉆刀對需要進行背鉆的電鍍孔進行背鉆；

f、背鉆后對背鉆孔進行水洗，清除背鉆孔內殘留的鉆屑。

高速PCB設計中的阻抗匹配

阻抗匹配阻抗匹配是指在能量傳輸時，要求負載阻抗要和傳輸線的特征阻抗相等，此時的傳輸不會產生反射，這表明所有能量都被負載吸收了。反之則在傳輸中有能量損失。在高速PCB設計中，阻抗的匹配與否關系到信號的質量優劣。

PCB走線什么時候需要做阻抗匹配？

不主要看頻率，而關鍵是看信號的邊沿陡峭程度，即信號的上升/下降時間，一般認為如果信號的上升/下降時間（按10%～90%計）小于6倍導線延1時，就是高速信號，必須注意阻抗匹配的問題。導線延1時一般取值為150ps/inch。