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IC，你應該知道的半導體科普知識

尺寸縮小有其物理限制

不過，制程并不能無限制的縮小，當我們將晶體管縮小到 20 奈米左右時，就會遇到量子物理中的問題，讓晶體管有漏電的現(xiàn)象，抵銷縮小 L 時獲得的效益。在其中集成的ModuleCompiler數(shù)據(jù)通路綜合技術(shù)，DCUltra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路。作為改善方式，就是導入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個技術(shù)，能減少因物理現(xiàn)象所導致的漏電現(xiàn)象。

（Source：www.slideshare.net）

更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。后，還需要了解數(shù)字電路與模擬電路的本質(zhì)區(qū)別，這將會幫助我們?nèi)趨R貫通所學的知識。在傳統(tǒng)的做法中（左上圖），接觸面只有一個平面，但是采用 FinFET（Tri-Gate）這個技術(shù)后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

后，則是為什么會有人說各大廠進入 10 奈米制程將面臨相當嚴峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 奈米，在 10 奈米的情況下，一條線只有不到 100 顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質(zhì)，就會產(chǎn)生不的現(xiàn)象，影響產(chǎn)品的良率。特殊應用型模擬IC主要應用在通信、汽車、電腦周邊和消費類電子等四個領(lǐng)域。

如果無法想象這個難度，可以做個小實驗。LVS主要是將版圖和電路網(wǎng)表進行比較，來保證流片出來的版圖電路和實際需要的電路一致。在桌上用 100 個小珠子排成一個 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，后使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多么艱巨。

隨著三星以及臺積電在近期將完成 14 奈米、16 奈米 FinFET 的量產(chǎn)，兩者都想爭奪 Apple 下一代的 iPhone 芯片代工，我們將看到相當精彩的商業(yè)競爭，同時也將獲得更加省電、輕薄的手機，要感謝摩爾定律所帶來的好處呢。

數(shù)字集成電路和模擬ic的難度系數(shù)相較于大一些，由于好的商品所必須的像上邊我常說的那般一個巨頭級別的室內(nèi)設(shè)計師太少了。除了天賦勤奮的要素以外，更必須長期的打磨拋光。另外，前面提到的斷裂的Si-H鍵是可以自己恢復的，所以基于斷鍵的老化效應都有恢復模式。因此 全球最強的數(shù)字集成電路高手，絕大多數(shù)全是飽經(jīng)滄桑的老大爺。以一輩子的工作經(jīng)驗去漸漸地打磨拋光一款商品。

相相對而言，數(shù)字電路設(shè)計，如果不考慮到獨立加工工藝，立即用tsmc這類的代工生產(chǎn)得話，更非常容易拉起一直精英團隊的，每一個人只必須致力于一項，以團結(jié)協(xié)作制勝了。

集成電路芯片有什么歸類？

一、作用構(gòu)造歸類

集成電路芯片，又稱之為IC，按其作用、構(gòu)造的不一樣，能夠 分成模擬集成電路芯片、數(shù)據(jù)集成電路芯片和數(shù)/模混和集成電路芯片三大類。

二、加工工藝歸類

集成電路芯片按加工工藝可分成半導體材料集成電路芯片和膜集成電路芯片。

三、導電性種類不一樣

集成電路芯片按導電性種類可分成雙極型集成電路芯片和單極型集成電路芯片，她們?nèi)菙?shù)據(jù)集成電路芯片。

雙極型集成電路芯片的加工工藝繁雜，功能損耗很大，意味著集成電路芯片有TTL、ECL、HTL、LST-TL、STTL等種類。單極型集成電路芯片的加工工藝簡易，功能損耗也較低，便于做成規(guī)模性集成電路芯片，意味著集成電路芯片有CMOS、NMOS、PMOS等種類。可測試性設(shè)計（即DesignForTest），通常用來檢測和調(diào)試生產(chǎn)過程中的良率問題。